Electronics, électronique, Elektronisch, Scan test,...

Electronics, électronique, Elektronisch

JTAG/Boundary Scan test

(Bancs de tests, Letzwllige verfugen,… )

Design For testibility

Forsighted board level design for optimal testability.

Why should you care about JTAG/Bouandry Scan?

For these reasons:

11-     Regain test access (think of test access problems with BGA, multi-layer PCB, internal only traces, (no vias/test points)).

 2-   Reduce Cost of test (testability, Bist,…)

(reduce test throughout the product life cycle, simplified fixtures, less expensive,… )

3-   Debug prototypes, detect defects,…

4 
  4-   Precise diagnostics and fast test execution in manufacturing,…

  5-    In-system configuration /programming CPLD, FLASH,… and the most costing price are the programmed parts on integrated circuit board.

   6-   Simplifying testing strategy

   7- Reduce and eliminates NDF (no defect found)

Summary JTAG/Bouandry Scanwas the first methology to become an IEEE Standard, the standard number is IEEE 1149.1 and it’s intial vesion in 1990.

IEEE 1149.4 defines devices features supporting the test of analog circuits and designs.

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2+ If possible select IEEE 1149.1 compliant ICs:

In general, the more Bouandry test scan enabled ICs (integrated circuits 1, IC.2, IC.3,…) there are on a unit under test (UUT), the better and more best than losing time, the achievable test coverage to the additional boundary scan providing tests, more diagnostics can be improved with multiple boundry scan.

       Consider putting logic (combinational and sequential (circuits or        

           Components)) into PLDs/FPGAs.

           I strongly insist and recommend this testing using Boundary Scan,   

           Which will improve test coverage, in timing and cost.

Fig-1

       3+ Request accurate BSDL Files from device

            manufactures (ST., Texas Inst.,…)

       

       You must make a boundry scan for the new projects (ASIC,…)  

           With its new patterns of scan boundry tests (BSDL files).

           4+ Check and verify BSDL files for compliance and 

       design warnings

           For example you have :

-      www.goepel.com/bsdl-syntax-checker

-      For verifying your syntax and patterns tests

-      The same thing for the tests are performed when BSDL file is imported into the system Cascon (device library).

       5+ BIST

       6+ IEEE 1532- Advantages over SVF or JAM/STAPL

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JTAG/Boundary Scan test

(Bancs de tests, Letzwllige verfugen,

… )

La conception Pour testabilité monte sur un circuit intégrée, et aide dans de la conception de niveau pour la testabilité optimale.

            Pourquoi devriez-vous faire  de  bancs de tests type                      JTAG/BOUANDRY Scan

Pour ces raisons: 

1 - Regagnez l'accès de test (pensez aux problèmes d'accès de test avec BGA, PCB à plusieurs couches, interne trace seulement, (aucun vias/ ni des points de test)).

2 - Réduisez le Coût de test (la testabilité, Bist, …) (réduisez le test partout dans le cycle de vie de produit, des installations simplifiées, moins chères, … )

 3 - Déboguez des prototypes, détectez des défauts, … 
 
4 - Diagnostic précis et exécution rapide de test dans fabrication, …

5 - La configuration dans-système/la programmation CPLD, le FLASH, … et le prix le plus de valeur est les parties programmées sur le conseil de circuit intégré.

6 - Simplification testant stratégie

7 - Réduisent et élimine NDF (aucun défaut trouvé)


Le résumé JTAG/Bouandry Scanwas premier methology à devenir une Norme IEEE, le numéro standard est IEEE 1149.1 et c'est intial vesion en 1990.

IEEE 1149.4 définissent des dispositifs analogiques et les circuits analogiques.

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2 + si sélection possible IEEE 1149.1 ICS accommodants (conformes) :

En général, plus de plus de test de Bouandry a permis ICS (des circuits intégrés 1, IC.2, IC.3, …) il y a sur une unité dans le test (UUT), mieux et plus le mieux que la perte du temps, la couverture réalisable de test au niveau avant fabrication supplémentaire des tests, plus de diagnostic peut être amélioré avec les matrices de boundry scan tests.

Envisagez de mettre la logique (combinatoire et séquentiel (des circuits ou Composants)) dans PLDS/FPGAS.

J'insiste fortement et recommande ce test SCAN Boundry tests avant fabrications de circuits intégrées,
 
Qui améliorera la couverture de test de CI., dans le Temps (niveau  bancs de test) et  dans le coût.

                                Fig - 2

3 + Demandent des Fichiers (Dossiers) de BSDL précis de produits finis de dispositif (st., le Texas Inst., …)

Vous devez faire un Test de boundry scan pour les nouveaux projets (ASIC, …) 
Avec ses nouveaux modèles de  boundry tests (BSDL fichiers(dossiers)).

4 + Vérifient et vérifient des fichiers(dossiers) de BSDL pour la conformité et conçoivent des avertissements

Par exemple vous avez :
- Www.goepel.com/bsdl-syntax-checker
- Pour vérifier votre syntaxe et des tests de modèles
- La même chose pour les tests est exécutée quand le fichier(dossier) de BSDL est importé dans le système Cascon (la bibliothèque de dispositif).

5 + BIST

6 + IEEE 1532-Avantages sur SVF ou JAM/STAPL

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Electronics, électronique, Elektronisch

JTAG/Boundary Scan test

(Bancs de tests, Letzwllige verfugen,… )

Design Für Testbarkeit
Weitsichtiges Board Level Design für optimale Testbarkeit.

Warum für JTAG / Boundary Scan interessieren?

Aus diesen Gründen:

1- Zugriff auf den Testzugang (denken Sie an Testzugriffsprobleme mit BGA, Mehrschicht-PCB, nur interne Spuren (keine Vias / Testpunkte)).

  2- Reduzieren Sie die Kosten des Tests (Testbarkeit, Bist, ...)
(reduzieren Test während des gesamten Produktlebenszyklus, vereinfachte Vorrichtungen, weniger teuer, ...)

3- Debug Prototypen, erkennen Defekte, ...

   4- Präzise Diagnose und schnelle Testdurchführung in der Fertigung, ...

   5- In-System-Konfiguration / Programmierung CPLD, FLASH, ... und der teuerste Preis sind die programmierten Teile auf der integrierten Platine.

    6- Vereinfachung der Teststrategie

    7- Reduzierung und Beseitigung von NDF (kein Fehler gefunden)


Zusammenfassung JTAG / Bouandry Scan war die erste Methode, um ein IEEE-Standard zu werden, die Standardnummer ist IEEE 1149.1 und ist 1990 in Angriff genommen worden.

IEEE 1149.4 definiert Gerätefunktionen, die den Test von analogen Schaltungen und Designs unterstützen.

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2+ Wählen Sie nach Möglichkeit IEEE 1149.1-konforme ICs:

Generell gilt, je mehr Bouandry-Test-Scan-fähige ICs (integrierte Schaltkreise 1, IC.2, IC.3, ...) auf einem Prüfling (UUT) Durch den zusätzlichen Boundary-Scan, der Tests liefert, können mehr Diagnosen mit einem Mehrfach-Boundary-Scan verbessert werden.

Ziehen Sie Logik (kombinatorisch und sequentiell (Schaltkreise oder Komponenten)) in PLDs / FPGAs.

Ich beharren stark und empfehlen diese Prüfung mit Boundary Scan,

Das wird die Testabdeckung in Zeit und Kosten verbessern.

Fig-3

3+ Genaue BSDL-Dateien vom Gerät anfordern fertigt (ST., Texas Inst., ...)

       

            Sie müssen einen Boundary-Scan für die neuen Projekte                  durchführen (ASIC, ...)

            Mit seinen neuen Mustern von Scan-Boundry-Tests  

            (BSDL-  Dateien).

 4+ Überprüfen und überprüfen Sie BSDL-Dateien auf   

       Einhaltung und Design Warnungen

            Zum Beispiel haben Sie:

- www.goepel.com/bsdl-syntax-checker

- Zum Überprüfen Ihrer Syntax- und Mustertests

- Dasselbe gilt für die Tests, wenn die BSDL-Datei in das System Cascon (Gerätebibliothek) importiert wird.

        5+ BIST

        6+ IEEE 1532- Vorteile gegenüber SVF oder JAM / STAPL

Thank you hope you advanced more and more in all  electrical, control, and electronical fields.

Merci Beaucoup, je vous souhaite beaucoup de avancement en électronique et microélectronique.

Dunké HIR, MANN, FRAU,  hoffe auf ein höheres Niveau in der Elektronik