Design For testability, DFT, BIST,...

DFT design for testability:

Testing Basics

• Testing and debug in commercial systems have many parts
– What do I do in my design for testability?
– How do I actually debug a chip?
– What do I do once I’ve debugged a chip?

• Two rules always hold true in testing/debug
– If you design a testability feature, you probably won’t need to use it

• Corollary: If you omit a testability feature, you WILL need to use it
– If you don’t test it, it won’t work, guaranteed

Two Checks

• There are two basic forms of validation
– Functional test: Does this chip design produce the correct results?
– Manufacturing test: Does this particular die work? Can I sell it?

• What’s the difference?
– Functional test seeks logical correctness
• >1 year effort, up to 50 people, to ensure that the design is good
– Manufacturing test is done on each die prior to market release
• Send your parts through a burn-in oven and a tester before selling them.

Testing Costs Are High

• Functional test consumes lots of people and lots of $$
– “Architecture Validation” (AV) teams work for many years
• Write lots of RTL tests in parallel with the chip design effort
• Reuse RTL tests from prior projects (backwards compatibility helps!)
– First 12 months after silicon comes back from fab
• Large team (50+) gathered specifically for debug, usually pulling shifts
• First “root-cause” a problem, then do “onion-peeling” to find “many-rats”
• Manufacture test constrains high-volume production flow
– Must run as many tests as needed to identify frequency bins
• Including the “zero-frequency” bin for keychains
– Automated test equipment (ATE) can cost $1-10 million

Testability in Design

• Build a number of test and debug features at design time
• This can include “debug-friendly” layout
– For wirebond parts, isolate important nodes near the top
– For face-down/C4 parts, isolate important node diffusions
• This can also include special circuit modifications or additions
– Scan chains that connect all of your flops/latches
– Built-in self-test (BIST)
– Analog probe circuits
– Spare gates

• Focus on the circuit modifications and debugging circuit issues
– Spent time in EE271 on logical/functional testing

Scan Chains

• Lots and lots of flops/latches in a high-end chip
– 200,000 latches on 2nd gen Itanium (static + dynamic)

• Scan chains offer two benefits for these latches and flops
– Observability: you can stop the chip and read out all their states
– Controllability: you can stop the chip and set all of their states

• Critical for debugging circuit issues too
– They are your easiest “probe” points in the circuit
– Can trace back errors to see where they first appear

• Great with simulator or when a part fails in some condition
– Even more useful with a flexible clock generator

• Can stress certain clock cycles, and look at which bits fail

Building Scan Chains

• Scan chains add a second parallel path to each flop/latch
– Extra cap, extra area (<5% of the chip die total)
– Make sure scan inputs can overwrite the flop
– Make sure enabling scan doesn’t damage cell (backwriting)
– Trend is to have every single flop/latch on the chip scan-able

Fig-1

Test d'Essentiel

· le Test et déboguent dans des systèmes commerciaux ont beaucoup de parties

- Que fais-je dans mon design(conception) pour la testabilité ?

- Comment débogue-je en réalité une puce ?

- Que fais-je une fois que j'ai débogué une puce ?

· Deux règles se tiennent toujours vrai dans testent/déboguent

- Si vous concevez une caractéristique(fonction) de testabilité, vous ne devrez pas probablement l'utiliser

· Corollaire : si vous omettez une caractéristique(fonction) de testabilité, vous devrez l'utiliser

- Si vous ne le testez pas, il ne marchera pas, garanti

Deux Contrôles(Chèques)

· Il y a deux formes(formulaires) de base de validation

- Test fonctionnel : cette puce conçoit-elle des produits alimentaires les résultats corrects ?

- Fabrication de test : ce détail meurt-il le travail ? Puis-je le vendre ?

· Quelle est la différence ?

- Le test fonctionnel cherche la justesse logique

· > effort de 1 année, jusqu'à 50 personnes, pour assurer que le design(la conception) est bon

- La fabrication du test est faite sur

Coûts de Test Sont Hauts

· le test Fonctionnel consomme beaucoup de personnes et beaucoup $$
- "La validation d'Architecture" (AV) des équipes marche pendant(depuis) de nombreuses années
· Écrivent beaucoup de tests de RTL en parallèle avec l'effort de design(conception) de puce
· Réutilisent des tests de RTL de projets antérieurs (en arrière des aides de compatibilité!)
- D'abord 12 mois après que le silicium revient de super
· la Grande équipe (50 +) rassemblé spécifiquement pour déboguent, tirant d'habitude des changements
· la Première "cause première" un problème, fait "ensuite l'épluchage d'oignon" pour trouver "des beaucoup-rats"
· le test de Fabrication contraint le flux de production de grand volume
- Doit exécuter(diriger) autant de tests que nécessaire pour identifier des poubelles de fréquence
· Incluant la poubelle "de fréquence zéro" pour porte-clés
- L'équipement Automatisé de test (A MANGÉ) peut coûter $1-10 millions

Testabilité dans Design(Conception de Bancs de tests)

· Construisent un certain nombre de test et déboguent des caractéristiques(fonctions) au temps de design(conception BIST, DFT,...)

Construction de Chaînes de tests (Bancs de tests)

· des chaînes de Bancs de tests ajoutent un deuxième chemin parallèle à chacun de Bascule existant dans chaque chemin (passage) de tests (signaux de tests).
- Le tests ajoutant de pins supplémentaire, la zone et surface  supplémentaire (5 % de la puce meurt totalement)
- Assurer que les portes et pins (saisies pendant le test)   peuvent écraser le PCB ou le circuit testé.
- Assurer permettant le chemin et les bascules n'endommage pas de cellule (backwriting).

Design für testability:

Prüfung von Grundlagen Prüfung und Fehlersuchprogramm 

in kaufmnnischen(kommerziellen) Systemen haben viele Teile

- Was tue ich in meinem Design für testability?

- Wie beseitige ich einen Span wirklich?

- Was tue ich, sobald ich einen Span beseitigt habe?

· Zwei Regeln halten sich immer wahr darin fest 

prüfen/beseitigen

- Wenn Sie eine Testability-Eigenschaft entwerfen, werden 

Sie es wahrscheinlich nicht müssen gebrauchen(benutzen)

· Folgesatz: Wenn Sie eine Testability-Eigenschaft 

weglassen, WERDEN Sie es müssen gebrauchen(benutzen)

- Wenn Sie nicht Test es tun, wird es, garantiert nicht 

arbeiten


Zwei Schecks

· Es gibt zwei grundlegende Formen(Formulare) der Gültigkeitserklärung

- Amtlicher(Funktioneller) Test: Bricht das ab Design 

erzeugt(zeigt vor) die korrekten Resultate?

- Herstellung des Tests: Dies besonder sterben Arbeit? Kann 

ich es verkaufen?

· Wie ist der Unterschied?

- Amtlicher(Funktioneller) Test sucht logische Korrektheit

·> Bemühung von 1 Jahr, bis zu 50 Menschen, um 

sicherzustellen, dass das Design gut ist

- Herstellung

Testability in Design, Testability Fur 

Electronisch

· Einigen Test bauen, und Eigenschaften in Designzeit beseitigen

· Das kann "fehlersuchprogramm-freundliche" Planung einschließen

- Für wirebond Teile, isolieren Sie wichtige Knoten in der Nähe von der Spitze

- Für face-down/C4 Teile, isolieren Sie wichtige Knotenausgießen

· Das kann auch spezielle Kreislinie-Modifizierungen oder Hinzufügungen einschließen

- Ketten scannen, die alle Ihren verbinden, plumpst/zuklinkt

- Eingebauter Selbsttest (BIST)

- Entsprechungsuntersuchungskreislinien

- Ersatztore

· Auf die Kreislinie-Modifizierungen konzentrieren und Kreislinie-Ausgaben(Kreislinie-Probleme) beseitigend

- Verbrachte Zeit in EE271 auf logischer/amtlicher Prüfung

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Test des circuits intégrés VLSI

·        Les enjeux du test

·        Test fonctionnel et test structurel

·        Le modèle des collages et la simulation de fautes

·        La génération automatique de vecteurs de test

·        Test des circuits séquentiels : le scan-path

Rendement de fabrication
ρ = Nombre de puces sans défauts/
Nombre de puces total sur une tranche

Les principales causes de défauts physiques:

– poussières
– défauts cristallins
– désalignements de masques

Le rendement décroit exponentiellement avec la surface de la puce

ρ ∝ exp(- kS)

Objectifs du test de production

Il s’agit de faire le tri entre les puces fonctionnelles et les
puces défectueuses, pour éviter de monter une puce
défectueuse dans un équipement :

⇒ on ne cherche pas à détecter d’éventuelles erreurs de conception
⇒ on ne cherche pas à identifier la cause du disfonctionnement

On parle de test GO / NOGO

Les deux principaux objectifs sont donc :
⇒ minimiser le nombre de pièces défectueuses non détectées
⇒ minimiser la durée du test (quelques secondes au plus par pièce).

Le coût du test

Fig-2

Taux de couverture

Un vecteur de test est un couple, constitué par :

- un ensemble de valeurs imposées sur les signaux d’entrée
- un ensemble de valeurs attendues sur les signaux de sortie

Un jeu de vecteurs V définit le filtre qui permet d’éliminer
les puces défectueuses.

Le taux de couverture est la métrique qui permet de mesurer
l’efficacité d’un jeu de vecteurs particulier pour un circuit particulier.

La définition de cette métrique est un problème difficile !!!

Test fonctionnel

Pour un circuit combinatoire possédant N entrées, le test fonctionnel exhaustif suppose d’appliquer 2N suppose valeurs sur les entrées

Fig-3

Pour un circuit séquentiel possédant N entrées et M bits mémorisés dans des registres internes, le test fonctionnel exhaustif suppose d’appliquer 2N+M vecteurs de test

Fig-4

• Le nombre de vecteurs de test augmente de façon exponentielle (2N+M ) avec la complexité des circuits.
• Le nombre de composants défectueux possibles augmente linéairement avec la complexité des circuits
• On « oublie » donc la fonctionnalité du circuit, et on définit le taux de couverture structurel d’un jeu de vecteurs V :

τ = nombre de défauts détectés par au moins un vecteur de V /
nombre de défauts total du circuit.

Il faut donc définir un modèle de défauts, permettant d’énumérer
tous les défauts possibles d’un circuit…

·        On dispose d’une description du circuit de type « netlist » comportant N portes logiques »

·        On considère que tout défaut physique a pour effet que
le circuit se comporte comme si un et un seul des N
signaux du circuit était « collé à 0 » ou « collé à 1 ».

Exemple : multiplexeur 1 bit

Ce circuit possède 3 entrées A, B, C et 7 signaux : A, B, C, X, Y, Z, T

Il y a donc 23 = 8 vecteurs de test, et 14 collages possibles,
(donc 14 circuits fautifs possibles).

Notation:
- On note S0X le circuit fautif
dont le signal X est collé à 0.
- On note S1X le circuit fautif
dont le signal X est collé à 1.

                                    Fig-5

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VLSI Integrated Circuit Testing

· The challenges of the test

· Functional test and structural test

· The model of collages and the simulation of faults

· Automatic generation of test vectors

· Test of sequential circuits: the scan-path

Manufacturing yield

ρ = Number of chips without defects /

Total number of chips on a slice

The main causes of physical defects:

- dust

- crystalline defects

- mask misalignments

The yield decreases exponentially with the surface of the chip

ρ α exp (- kS)

Objectives of the production test

It's about sorting between functional chips and

defective chips, to avoid mounting a chip

defective in equipment:

⇒ no attempt is made to detect any design errors

⇒ no attempt is made to identify the cause of the malfunction

We are talking about GO / NOGO test

The two main objectives are:

⇒ minimize the number of defective parts not detected

⇒ minimize the duration of the test (a few seconds at the most).

The cost of the test depends of

Fig-6

Coverage test efficiency

A test vector is a couple, consisting of:

a set of values imposed on the input signals

a set of expected values on the output signals

A vector set V defines the filter that eliminates defective chips.

The coverage rate is the metric that measures the efficiency of a particular vector set for a particular circuit.

The definition of this metric is a difficult problem !!!

Functional test

For a combinational circuit having N inputs, the exhaustive functional test assumes to apply 2N assumes values on the inputs

Fig-7

Example: 1-bit multiplexer

This circuit has 3 inputs A, B, C and 7 signals: A, B, C, X, Y, Z, T

So there are 23 = 8 test vectors, and 14 possible collages,

(so 14 possible faulty circuits).

rating:

- We note S0X the faulty circuit

whose signal X is pasted to 0.

- We note S1X the faulty circuit

whose signal X is glued to 1.

Fig-8

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Beispiel: 1-Bit-Multiplexer

Diese Schaltung hat 3 Eingänge A, B, C und 7 Signale: A, B, C, X, Y, Z, T

Also gibt es 23 = 8 Testvektoren und 14 mögliche Collagen,

(also 14 mögliche fehlerhafte Stromkreise).

Bewertung:

- Wir merken S0X die fehlerhafte Schaltung

dessen Signal X auf 0 eingefügt wird.

- Wir beachten S1X die fehlerhafte Schaltung

dessen Signal X auf 1 geklebt ist.

Fig-10

Thank you hope you working honestly and in many good applications.

Je vous souhaite bonne travail et être honnête et utilisant dans bonnes applications.

Dunké her Mann und Dunké Fraus...